0ec5e8efd6e0726456099e4bf0bd8f5849835dbd
[mirror_edk2.git] / ArmPkg / ArmPkg.dec
1 #/** @file\r
2 # ARM processor package.\r
3 #\r
4 # Copyright (c) 2009 - 2010, Apple Inc. All rights reserved.<BR>\r
5 # Copyright (c) 2011 - 2018, ARM Limited. All rights reserved.\r
6 #\r
7 #    This program and the accompanying materials\r
8 #    are licensed and made available under the terms and conditions of the BSD License\r
9 #    which accompanies this distribution. The full text of the license may be found at\r
10 #    http://opensource.org/licenses/bsd-license.php\r
11 #\r
12 #    THE PROGRAM IS DISTRIBUTED UNDER THE BSD LICENSE ON AN "AS IS" BASIS,\r
13 #    WITHOUT WARRANTIES OR REPRESENTATIONS OF ANY KIND, EITHER EXPRESS OR IMPLIED.\r
14 #\r
15 #**/\r
16 \r
17 [Defines]\r
18   DEC_SPECIFICATION              = 0x00010005\r
19   PACKAGE_NAME                   = ArmPkg\r
20   PACKAGE_GUID                   = 5CFBD99E-3C43-4E7F-8054-9CDEAFF7710F\r
21   PACKAGE_VERSION                = 0.1\r
22 \r
23 ################################################################################\r
24 #\r
25 # Include Section - list of Include Paths that are provided by this package.\r
26 #                   Comments are used for Keywords and Module Types.\r
27 #\r
28 # Supported Module Types:\r
29 #  BASE SEC PEI_CORE PEIM DXE_CORE DXE_DRIVER DXE_RUNTIME_DRIVER DXE_SMM_DRIVER DXE_SAL_DRIVER UEFI_DRIVER UEFI_APPLICATION\r
30 #\r
31 ################################################################################\r
32 [Includes.common]\r
33   Include                        # Root include for the package\r
34 \r
35 [LibraryClasses.common]\r
36   ArmLib|Include/Library/ArmLib.h\r
37   ArmMmuLib|Include/Library/ArmMmuLib.h\r
38   SemihostLib|Include/Library/Semihosting.h\r
39   DefaultExceptionHandlerLib|Include/Library/DefaultExceptionHandlerLib.h\r
40   ArmDisassemblerLib|Include/Library/ArmDisassemblerLib.h\r
41   ArmGicArchLib|Include/Library/ArmGicArchLib.h\r
42   ArmMtlLib|ArmPlatformPkg/Include/Library/ArmMtlLib.h\r
43   ArmSvcLib|Include/Library/ArmSvcLib.h\r
44   OpteeLib|Include/Library/OpteeLib.h\r
45   StandaloneMmMmuLib|Include/Library/StandaloneMmMmuLib.h\r
46 \r
47 [Guids.common]\r
48   gArmTokenSpaceGuid       = { 0xBB11ECFE, 0x820F, 0x4968, { 0xBB, 0xA6, 0xF7, 0x6A, 0xFE, 0x30, 0x25, 0x96 } }\r
49 \r
50   ## ARM MPCore table\r
51   # Include/Guid/ArmMpCoreInfo.h\r
52   gArmMpCoreInfoGuid = { 0xa4ee0728, 0xe5d7, 0x4ac5,  {0xb2, 0x1e, 0x65, 0x8e, 0xd8, 0x57, 0xe8, 0x34} }\r
53 \r
54 [Protocols.common]\r
55   ## Arm System Control and Management Interface(SCMI) Base protocol\r
56   ## ArmPkg/Include/Protocol/ArmScmiBaseProtocol.h\r
57   gArmScmiBaseProtocolGuid = { 0xd7e5abe9, 0x33ab, 0x418e, { 0x9f, 0x91, 0x72, 0xda, 0xe2, 0xba, 0x8e, 0x2f } }\r
58 \r
59   ## Arm System Control and Management Interface(SCMI) Clock management protocol\r
60   ## ArmPkg/Include/Protocol/ArmScmiClockProtocol.h\r
61   gArmScmiClockProtocolGuid = { 0x91ce67a8, 0xe0aa, 0x4012, { 0xb9, 0x9f, 0xb6, 0xfc, 0xf3, 0x4, 0x8e, 0xaa } }\r
62 \r
63   ## Arm System Control and Management Interface(SCMI) Clock management protocol\r
64   ## ArmPkg/Include/Protocol/ArmScmiPerformanceProtocol.h\r
65   gArmScmiPerformanceProtocolGuid = { 0x9b8ba84, 0x3dd3, 0x49a6, { 0xa0, 0x5a, 0x31, 0x34, 0xa5, 0xf0, 0x7b, 0xad } }\r
66 \r
67 [Ppis]\r
68   ## Include/Ppi/ArmMpCoreInfo.h\r
69   gArmMpCoreInfoPpiGuid = { 0x6847cc74, 0xe9ec, 0x4f8f, {0xa2, 0x9d, 0xab, 0x44, 0xe7, 0x54, 0xa8, 0xfc} }\r
70 \r
71 [PcdsFeatureFlag.common]\r
72   gArmTokenSpaceGuid.PcdCpuDxeProduceDebugSupport|FALSE|BOOLEAN|0x00000001\r
73 \r
74   # On ARM Architecture with the Security Extension, the address for the\r
75   # Vector Table can be mapped anywhere in the memory map. It means we can\r
76   # point the Exception Vector Table to its location in CpuDxe.\r
77   # By default we copy the Vector Table at  PcdGet64(PcdCpuVectorBaseAddress)\r
78   gArmTokenSpaceGuid.PcdRelocateVectorTable|TRUE|BOOLEAN|0x00000022\r
79   # Set this PCD to TRUE if the Exception Vector is changed to add debugger support before\r
80   # it has been configured by the CPU DXE\r
81   gArmTokenSpaceGuid.PcdDebuggerExceptionSupport|FALSE|BOOLEAN|0x00000032\r
82 \r
83   # Define if the GICv3 controller should use the GICv2 legacy\r
84   gArmTokenSpaceGuid.PcdArmGicV3WithV2Legacy|FALSE|BOOLEAN|0x00000042\r
85 \r
86   # Whether to implement warm reboot for capsule update using a jump back to the\r
87   # PEI entry point with caches and interrupts disabled.\r
88   gArmTokenSpaceGuid.PcdArmReenterPeiForCapsuleWarmReboot|FALSE|BOOLEAN|0x0000001F\r
89 \r
90 [PcdsFeatureFlag.ARM]\r
91   # Whether to map normal memory as non-shareable. FALSE is the safe choice, but\r
92   # TRUE may be appropriate to fix performance problems if you don't care about\r
93   # hardware coherency (i.e., no virtualization or cache coherent DMA)\r
94   gArmTokenSpaceGuid.PcdNormalMemoryNonshareableOverride|FALSE|BOOLEAN|0x00000043\r
95 \r
96 [PcdsFixedAtBuild.common]\r
97   gArmTokenSpaceGuid.PcdTrustzoneSupport|FALSE|BOOLEAN|0x00000006\r
98 \r
99   # This PCD should be a FeaturePcd. But we used this PCD as an '#if' in an ASM file.\r
100   # Using a FeaturePcd make a '(BOOLEAN) casting for its value which is not understood by the preprocessor.\r
101   gArmTokenSpaceGuid.PcdVFPEnabled|0|UINT32|0x00000024\r
102 \r
103   gArmTokenSpaceGuid.PcdCpuVectorBaseAddress|0xffff0000|UINT64|0x00000004\r
104   gArmTokenSpaceGuid.PcdCpuResetAddress|0x00000000|UINT32|0x00000005\r
105 \r
106   #\r
107   # ARM Secure Firmware PCDs\r
108   #\r
109   gArmTokenSpaceGuid.PcdSecureFdBaseAddress|0|UINT64|0x00000015\r
110   gArmTokenSpaceGuid.PcdSecureFdSize|0|UINT32|0x00000016\r
111   gArmTokenSpaceGuid.PcdSecureFvBaseAddress|0x0|UINT64|0x0000002F\r
112   gArmTokenSpaceGuid.PcdSecureFvSize|0x0|UINT32|0x00000030\r
113 \r
114   #\r
115   # ARM Hypervisor Firmware PCDs\r
116   #\r
117   gArmTokenSpaceGuid.PcdHypFdBaseAddress|0|UINT32|0x0000003A\r
118   gArmTokenSpaceGuid.PcdHypFdSize|0|UINT32|0x0000003B\r
119   gArmTokenSpaceGuid.PcdHypFvBaseAddress|0|UINT32|0x0000003C\r
120   gArmTokenSpaceGuid.PcdHypFvSize|0|UINT32|0x0000003D\r
121 \r
122   # Use ClusterId + CoreId to identify the PrimaryCore\r
123   gArmTokenSpaceGuid.PcdArmPrimaryCoreMask|0xF03|UINT32|0x00000031\r
124   # The Primary Core is ClusterId[0] & CoreId[0]\r
125   gArmTokenSpaceGuid.PcdArmPrimaryCore|0|UINT32|0x00000037\r
126 \r
127   #\r
128   # ARM L2x0 PCDs\r
129   #\r
130   gArmTokenSpaceGuid.PcdL2x0ControllerBase|0|UINT32|0x0000001B\r
131 \r
132   #\r
133   # ARM Normal (or Non Secure) Firmware PCDs\r
134   #\r
135   gArmTokenSpaceGuid.PcdFdSize|0|UINT32|0x0000002C\r
136   gArmTokenSpaceGuid.PcdFvSize|0|UINT32|0x0000002E\r
137 \r
138   #\r
139   # Value to add to a host address to obtain a device address, using\r
140   # unsigned 64-bit integer arithmetic on both ARM and AArch64. This\r
141   # means we can rely on truncation on overflow to specify negative\r
142   # offsets.\r
143   #\r
144   gArmTokenSpaceGuid.PcdArmDmaDeviceOffset|0x0|UINT64|0x0000044\r
145 \r
146 [PcdsFixedAtBuild.common, PcdsPatchableInModule.common]\r
147   gArmTokenSpaceGuid.PcdFdBaseAddress|0|UINT64|0x0000002B\r
148   gArmTokenSpaceGuid.PcdFvBaseAddress|0|UINT64|0x0000002D\r
149 \r
150 [PcdsFixedAtBuild.ARM]\r
151   #\r
152   # ARM Security Extension\r
153   #\r
154 \r
155   # Secure Configuration Register\r
156   # - BIT0 : NS - Non Secure bit\r
157   # - BIT1 : IRQ Handler\r
158   # - BIT2 : FIQ Handler\r
159   # - BIT3 : EA - External Abort\r
160   # - BIT4 : FW - F bit writable\r
161   # - BIT5 : AW - A bit writable\r
162   # - BIT6 : nET - Not Early Termination\r
163   # - BIT7 : SCD - Secure Monitor Call Disable\r
164   # - BIT8 : HCE - Hyp Call enable\r
165   # - BIT9 : SIF - Secure Instruction Fetch\r
166   # 0x31 = NS | EA | FW\r
167   gArmTokenSpaceGuid.PcdArmScr|0x31|UINT32|0x00000038\r
168 \r
169   # By default we do not do a transition to non-secure mode\r
170   gArmTokenSpaceGuid.PcdArmNonSecModeTransition|0x0|UINT32|0x0000003E\r
171 \r
172   # Non Secure Access Control Register\r
173   # - BIT15 : NSASEDIS - Disable Non-secure Advanced SIMD functionality\r
174   # - BIT14 : NSD32DIS - Disable Non-secure use of D16-D31\r
175   # - BIT11 : cp11 - Non-secure access to coprocessor 11 enable\r
176   # - BIT10 : cp10 - Non-secure access to coprocessor 10 enable\r
177   # 0xC00 = cp10 | cp11\r
178   gArmTokenSpaceGuid.PcdArmNsacr|0xC00|UINT32|0x00000039\r
179 \r
180 [PcdsFixedAtBuild.AARCH64]\r
181   #\r
182   # AArch64 Security Extension\r
183   #\r
184 \r
185   # Secure Configuration Register\r
186   # - BIT0 : NS - Non Secure bit\r
187   # - BIT1 : IRQ Handler\r
188   # - BIT2 : FIQ Handler\r
189   # - BIT3 : EA - External Abort\r
190   # - BIT4 : FW - F bit writable\r
191   # - BIT5 : AW - A bit writable\r
192   # - BIT6 : nET - Not Early Termination\r
193   # - BIT7 : SCD - Secure Monitor Call Disable\r
194   # - BIT8 : HCE - Hyp Call enable\r
195   # - BIT9 : SIF - Secure Instruction Fetch\r
196   # - BIT10: RW -  Register width control for lower exception levels\r
197   # - BIT11: SIF - Enables Secure EL1 access to EL1 Architectural Timer\r
198   # - BIT12: TWI - Trap WFI\r
199   # - BIT13: TWE - Trap WFE\r
200   # 0x501 = NS | HCE | RW\r
201   gArmTokenSpaceGuid.PcdArmScr|0x501|UINT32|0x00000038\r
202 \r
203   # By default we do transition to EL2 non-secure mode with Stack for EL2.\r
204   #        Mode Description              Bits\r
205   # NS EL2 SP2 all interrupts disabled =  0x3c9\r
206   # NS EL1 SP1 all interrupts disabled =  0x3c5\r
207   # Other modes include using SP0 or switching to Aarch32, but these are\r
208   # not currently supported.\r
209   gArmTokenSpaceGuid.PcdArmNonSecModeTransition|0x3c9|UINT32|0x0000003E\r
210 \r
211 \r
212 #\r
213 # These PCDs are also defined as 'PcdsDynamic' or 'PcdsPatchableInModule' to be\r
214 # redefined when using UEFI in a context of virtual machine.\r
215 #\r
216 [PcdsFixedAtBuild.common, PcdsDynamic.common, PcdsPatchableInModule.common]\r
217 \r
218   # System Memory (DRAM): These PCDs define the region of in-built system memory\r
219   # Some platforms can get DRAM extensions, these additional regions may be\r
220   # declared to UEFI using separate resource descriptor HOBs\r
221   gArmTokenSpaceGuid.PcdSystemMemoryBase|0|UINT64|0x00000029\r
222   gArmTokenSpaceGuid.PcdSystemMemorySize|0|UINT64|0x0000002A\r
223 \r
224   gArmTokenSpaceGuid.PcdMmBufferBase|0|UINT64|0x00000045\r
225   gArmTokenSpaceGuid.PcdMmBufferSize|0|UINT64|0x00000046\r
226 \r
227 [PcdsFixedAtBuild.common, PcdsDynamic.common]\r
228   #\r
229   # ARM Architectural Timer\r
230   #\r
231   gArmTokenSpaceGuid.PcdArmArchTimerFreqInHz|0|UINT32|0x00000034\r
232 \r
233   # ARM Architectural Timer Interrupt(GIC PPI) numbers\r
234   gArmTokenSpaceGuid.PcdArmArchTimerSecIntrNum|29|UINT32|0x00000035\r
235   gArmTokenSpaceGuid.PcdArmArchTimerIntrNum|30|UINT32|0x00000036\r
236   gArmTokenSpaceGuid.PcdArmArchTimerHypIntrNum|26|UINT32|0x00000040\r
237   gArmTokenSpaceGuid.PcdArmArchTimerVirtIntrNum|27|UINT32|0x00000041\r
238 \r
239   #\r
240   # ARM Generic Watchdog\r
241   #\r
242 \r
243   gArmTokenSpaceGuid.PcdGenericWatchdogControlBase|0x2A440000|UINT64|0x00000007\r
244   gArmTokenSpaceGuid.PcdGenericWatchdogRefreshBase|0x2A450000|UINT64|0x00000008\r
245   gArmTokenSpaceGuid.PcdGenericWatchdogEl2IntrNum|93|UINT32|0x00000009\r
246 \r
247   #\r
248   # ARM Generic Interrupt Controller\r
249   #\r
250   gArmTokenSpaceGuid.PcdGicDistributorBase|0|UINT64|0x0000000C\r
251   # Base address for the GIC Redistributor region that contains the boot CPU\r
252   gArmTokenSpaceGuid.PcdGicRedistributorsBase|0|UINT64|0x0000000E\r
253   gArmTokenSpaceGuid.PcdGicInterruptInterfaceBase|0|UINT64|0x0000000D\r
254   gArmTokenSpaceGuid.PcdGicSgiIntId|0|UINT32|0x00000025\r
255 \r
256   #\r
257   # Bases, sizes and translation offsets of IO and MMIO spaces, respectively.\r
258   # Note that "IO" is just another MMIO range that simulates IO space; there\r
259   # are no special instructions to access it.\r
260   #\r
261   # The base addresses PcdPciIoBase, PcdPciMmio32Base and PcdPciMmio64Base are\r
262   # specific to their containing address spaces. In order to get the physical\r
263   # address for the CPU, for a given access, the respective translation value\r
264   # has to be added.\r
265   #\r
266   # The translations always have to be initialized like this, using UINT64:\r
267   #\r
268   #   UINT64 IoCpuBase;     // mapping target in 64-bit cpu-physical space\r
269   #   UINT64 Mmio32CpuBase; // mapping target in 64-bit cpu-physical space\r
270   #   UINT64 Mmio64CpuBase; // mapping target in 64-bit cpu-physical space\r
271   #\r
272   #   PcdPciIoTranslation     = IoCpuBase     - PcdPciIoBase;\r
273   #   PcdPciMmio32Translation = Mmio32CpuBase - (UINT64)PcdPciMmio32Base;\r
274   #   PcdPciMmio64Translation = Mmio64CpuBase - PcdPciMmio64Base;\r
275   #\r
276   # because (a) the target address space (ie. the cpu-physical space) is\r
277   # 64-bit, and (b) the translation values are meant as offsets for *modular*\r
278   # arithmetic.\r
279   #\r
280   # Accordingly, the translation itself needs to be implemented as:\r
281   #\r
282   #   UINT64 UntranslatedIoAddress;     // input parameter\r
283   #   UINT32 UntranslatedMmio32Address; // input parameter\r
284   #   UINT64 UntranslatedMmio64Address; // input parameter\r
285   #\r
286   #   UINT64 TranslatedIoAddress;       // output parameter\r
287   #   UINT64 TranslatedMmio32Address;   // output parameter\r
288   #   UINT64 TranslatedMmio64Address;   // output parameter\r
289   #\r
290   #   TranslatedIoAddress     = UntranslatedIoAddress +\r
291   #                             PcdPciIoTranslation;\r
292   #   TranslatedMmio32Address = (UINT64)UntranslatedMmio32Address +\r
293   #                             PcdPciMmio32Translation;\r
294   #   TranslatedMmio64Address = UntranslatedMmio64Address +\r
295   #                             PcdPciMmio64Translation;\r
296   #\r
297   #  The modular arithmetic performed in UINT64 ensures that the translation\r
298   #  works correctly regardless of the relation between IoCpuBase and\r
299   #  PcdPciIoBase, Mmio32CpuBase and PcdPciMmio32Base, and Mmio64CpuBase and\r
300   #  PcdPciMmio64Base.\r
301   #\r
302   gArmTokenSpaceGuid.PcdPciIoBase|0x0|UINT64|0x00000050\r
303   gArmTokenSpaceGuid.PcdPciIoSize|0x0|UINT64|0x00000051\r
304   gArmTokenSpaceGuid.PcdPciIoTranslation|0x0|UINT64|0x00000052\r
305   gArmTokenSpaceGuid.PcdPciMmio32Base|0x0|UINT32|0x00000053\r
306   gArmTokenSpaceGuid.PcdPciMmio32Size|0x0|UINT32|0x00000054\r
307   gArmTokenSpaceGuid.PcdPciMmio32Translation|0x0|UINT64|0x00000055\r
308   gArmTokenSpaceGuid.PcdPciMmio64Base|0x0|UINT64|0x00000056\r
309   gArmTokenSpaceGuid.PcdPciMmio64Size|0x0|UINT64|0x00000057\r
310   gArmTokenSpaceGuid.PcdPciMmio64Translation|0x0|UINT64|0x00000058\r
311 \r
312   #\r
313   # Inclusive range of allowed PCI buses.\r
314   #\r
315   gArmTokenSpaceGuid.PcdPciBusMin|0x0|UINT32|0x00000059\r
316   gArmTokenSpaceGuid.PcdPciBusMax|0x0|UINT32|0x0000005A\r