ArmPkg/ArmScmiDxe: Add clock enable function
[mirror_edk2.git] / ArmPkg / ArmPkg.dec
1 #/** @file\r
2 # ARM processor package.\r
3 #\r
4 # Copyright (c) 2009 - 2010, Apple Inc. All rights reserved.<BR>\r
5 # Copyright (c) 2011 - 2018, ARM Limited. All rights reserved.\r
6 #\r
7 #    This program and the accompanying materials\r
8 #    are licensed and made available under the terms and conditions of the BSD License\r
9 #    which accompanies this distribution. The full text of the license may be found at\r
10 #    http://opensource.org/licenses/bsd-license.php\r
11 #\r
12 #    THE PROGRAM IS DISTRIBUTED UNDER THE BSD LICENSE ON AN "AS IS" BASIS,\r
13 #    WITHOUT WARRANTIES OR REPRESENTATIONS OF ANY KIND, EITHER EXPRESS OR IMPLIED.\r
14 #\r
15 #**/\r
16 \r
17 [Defines]\r
18   DEC_SPECIFICATION              = 0x00010005\r
19   PACKAGE_NAME                   = ArmPkg\r
20   PACKAGE_GUID                   = 5CFBD99E-3C43-4E7F-8054-9CDEAFF7710F\r
21   PACKAGE_VERSION                = 0.1\r
22 \r
23 ################################################################################\r
24 #\r
25 # Include Section - list of Include Paths that are provided by this package.\r
26 #                   Comments are used for Keywords and Module Types.\r
27 #\r
28 # Supported Module Types:\r
29 #  BASE SEC PEI_CORE PEIM DXE_CORE DXE_DRIVER DXE_RUNTIME_DRIVER DXE_SMM_DRIVER DXE_SAL_DRIVER UEFI_DRIVER UEFI_APPLICATION\r
30 #\r
31 ################################################################################\r
32 [Includes.common]\r
33   Include                        # Root include for the package\r
34 \r
35 [LibraryClasses.common]\r
36   ArmLib|Include/Library/ArmLib.h\r
37   ArmMmuLib|Include/Library/ArmMmuLib.h\r
38   SemihostLib|Include/Library/Semihosting.h\r
39   DefaultExceptionHandlerLib|Include/Library/DefaultExceptionHandlerLib.h\r
40   ArmDisassemblerLib|Include/Library/ArmDisassemblerLib.h\r
41   ArmGicArchLib|Include/Library/ArmGicArchLib.h\r
42   ArmMtlLib|ArmPlatformPkg/Include/Library/ArmMtlLib.h\r
43   ArmSvcLib|Include/Library/ArmSvcLib.h\r
44   OpteeLib|Include/Library/OpteeLib.h\r
45   StandaloneMmMmuLib|Include/Library/StandaloneMmMmuLib.h\r
46 \r
47 [Guids.common]\r
48   gArmTokenSpaceGuid       = { 0xBB11ECFE, 0x820F, 0x4968, { 0xBB, 0xA6, 0xF7, 0x6A, 0xFE, 0x30, 0x25, 0x96 } }\r
49 \r
50   ## ARM MPCore table\r
51   # Include/Guid/ArmMpCoreInfo.h\r
52   gArmMpCoreInfoGuid = { 0xa4ee0728, 0xe5d7, 0x4ac5,  {0xb2, 0x1e, 0x65, 0x8e, 0xd8, 0x57, 0xe8, 0x34} }\r
53 \r
54 [Protocols.common]\r
55   ## Arm System Control and Management Interface(SCMI) Base protocol\r
56   ## ArmPkg/Include/Protocol/ArmScmiBaseProtocol.h\r
57   gArmScmiBaseProtocolGuid = { 0xd7e5abe9, 0x33ab, 0x418e, { 0x9f, 0x91, 0x72, 0xda, 0xe2, 0xba, 0x8e, 0x2f } }\r
58 \r
59   ## Arm System Control and Management Interface(SCMI) Clock management protocol\r
60   ## ArmPkg/Include/Protocol/ArmScmiClockProtocol.h\r
61   gArmScmiClockProtocolGuid = { 0x91ce67a8, 0xe0aa, 0x4012, { 0xb9, 0x9f, 0xb6, 0xfc, 0xf3, 0x4, 0x8e, 0xaa } }\r
62   gArmScmiClock2ProtocolGuid = { 0xb8d8caf2, 0x9e94, 0x462c, { 0xa8, 0x34, 0x6c, 0x99, 0xfc, 0x05, 0xef, 0xcf } }\r
63 \r
64   ## Arm System Control and Management Interface(SCMI) Clock management protocol\r
65   ## ArmPkg/Include/Protocol/ArmScmiPerformanceProtocol.h\r
66   gArmScmiPerformanceProtocolGuid = { 0x9b8ba84, 0x3dd3, 0x49a6, { 0xa0, 0x5a, 0x31, 0x34, 0xa5, 0xf0, 0x7b, 0xad } }\r
67 \r
68 [Ppis]\r
69   ## Include/Ppi/ArmMpCoreInfo.h\r
70   gArmMpCoreInfoPpiGuid = { 0x6847cc74, 0xe9ec, 0x4f8f, {0xa2, 0x9d, 0xab, 0x44, 0xe7, 0x54, 0xa8, 0xfc} }\r
71 \r
72 [PcdsFeatureFlag.common]\r
73   gArmTokenSpaceGuid.PcdCpuDxeProduceDebugSupport|FALSE|BOOLEAN|0x00000001\r
74 \r
75   # On ARM Architecture with the Security Extension, the address for the\r
76   # Vector Table can be mapped anywhere in the memory map. It means we can\r
77   # point the Exception Vector Table to its location in CpuDxe.\r
78   # By default we copy the Vector Table at  PcdGet64(PcdCpuVectorBaseAddress)\r
79   gArmTokenSpaceGuid.PcdRelocateVectorTable|TRUE|BOOLEAN|0x00000022\r
80   # Set this PCD to TRUE if the Exception Vector is changed to add debugger support before\r
81   # it has been configured by the CPU DXE\r
82   gArmTokenSpaceGuid.PcdDebuggerExceptionSupport|FALSE|BOOLEAN|0x00000032\r
83 \r
84   # Define if the GICv3 controller should use the GICv2 legacy\r
85   gArmTokenSpaceGuid.PcdArmGicV3WithV2Legacy|FALSE|BOOLEAN|0x00000042\r
86 \r
87   # Whether to implement warm reboot for capsule update using a jump back to the\r
88   # PEI entry point with caches and interrupts disabled.\r
89   gArmTokenSpaceGuid.PcdArmReenterPeiForCapsuleWarmReboot|FALSE|BOOLEAN|0x0000001F\r
90 \r
91 [PcdsFeatureFlag.ARM]\r
92   # Whether to map normal memory as non-shareable. FALSE is the safe choice, but\r
93   # TRUE may be appropriate to fix performance problems if you don't care about\r
94   # hardware coherency (i.e., no virtualization or cache coherent DMA)\r
95   gArmTokenSpaceGuid.PcdNormalMemoryNonshareableOverride|FALSE|BOOLEAN|0x00000043\r
96 \r
97 [PcdsFixedAtBuild.common]\r
98   gArmTokenSpaceGuid.PcdTrustzoneSupport|FALSE|BOOLEAN|0x00000006\r
99 \r
100   # This PCD should be a FeaturePcd. But we used this PCD as an '#if' in an ASM file.\r
101   # Using a FeaturePcd make a '(BOOLEAN) casting for its value which is not understood by the preprocessor.\r
102   gArmTokenSpaceGuid.PcdVFPEnabled|0|UINT32|0x00000024\r
103 \r
104   gArmTokenSpaceGuid.PcdCpuVectorBaseAddress|0xffff0000|UINT64|0x00000004\r
105   gArmTokenSpaceGuid.PcdCpuResetAddress|0x00000000|UINT32|0x00000005\r
106 \r
107   #\r
108   # ARM Secure Firmware PCDs\r
109   #\r
110   gArmTokenSpaceGuid.PcdSecureFdBaseAddress|0|UINT64|0x00000015\r
111   gArmTokenSpaceGuid.PcdSecureFdSize|0|UINT32|0x00000016\r
112   gArmTokenSpaceGuid.PcdSecureFvBaseAddress|0x0|UINT64|0x0000002F\r
113   gArmTokenSpaceGuid.PcdSecureFvSize|0x0|UINT32|0x00000030\r
114 \r
115   #\r
116   # ARM Hypervisor Firmware PCDs\r
117   #\r
118   gArmTokenSpaceGuid.PcdHypFdBaseAddress|0|UINT32|0x0000003A\r
119   gArmTokenSpaceGuid.PcdHypFdSize|0|UINT32|0x0000003B\r
120   gArmTokenSpaceGuid.PcdHypFvBaseAddress|0|UINT32|0x0000003C\r
121   gArmTokenSpaceGuid.PcdHypFvSize|0|UINT32|0x0000003D\r
122 \r
123   # Use ClusterId + CoreId to identify the PrimaryCore\r
124   gArmTokenSpaceGuid.PcdArmPrimaryCoreMask|0xF03|UINT32|0x00000031\r
125   # The Primary Core is ClusterId[0] & CoreId[0]\r
126   gArmTokenSpaceGuid.PcdArmPrimaryCore|0|UINT32|0x00000037\r
127 \r
128   #\r
129   # ARM L2x0 PCDs\r
130   #\r
131   gArmTokenSpaceGuid.PcdL2x0ControllerBase|0|UINT32|0x0000001B\r
132 \r
133   #\r
134   # ARM Normal (or Non Secure) Firmware PCDs\r
135   #\r
136   gArmTokenSpaceGuid.PcdFdSize|0|UINT32|0x0000002C\r
137   gArmTokenSpaceGuid.PcdFvSize|0|UINT32|0x0000002E\r
138 \r
139   #\r
140   # Value to add to a host address to obtain a device address, using\r
141   # unsigned 64-bit integer arithmetic on both ARM and AArch64. This\r
142   # means we can rely on truncation on overflow to specify negative\r
143   # offsets.\r
144   #\r
145   gArmTokenSpaceGuid.PcdArmDmaDeviceOffset|0x0|UINT64|0x0000044\r
146 \r
147 [PcdsFixedAtBuild.common, PcdsPatchableInModule.common]\r
148   gArmTokenSpaceGuid.PcdFdBaseAddress|0|UINT64|0x0000002B\r
149   gArmTokenSpaceGuid.PcdFvBaseAddress|0|UINT64|0x0000002D\r
150 \r
151 [PcdsFixedAtBuild.ARM]\r
152   #\r
153   # ARM Security Extension\r
154   #\r
155 \r
156   # Secure Configuration Register\r
157   # - BIT0 : NS - Non Secure bit\r
158   # - BIT1 : IRQ Handler\r
159   # - BIT2 : FIQ Handler\r
160   # - BIT3 : EA - External Abort\r
161   # - BIT4 : FW - F bit writable\r
162   # - BIT5 : AW - A bit writable\r
163   # - BIT6 : nET - Not Early Termination\r
164   # - BIT7 : SCD - Secure Monitor Call Disable\r
165   # - BIT8 : HCE - Hyp Call enable\r
166   # - BIT9 : SIF - Secure Instruction Fetch\r
167   # 0x31 = NS | EA | FW\r
168   gArmTokenSpaceGuid.PcdArmScr|0x31|UINT32|0x00000038\r
169 \r
170   # By default we do not do a transition to non-secure mode\r
171   gArmTokenSpaceGuid.PcdArmNonSecModeTransition|0x0|UINT32|0x0000003E\r
172 \r
173   # Non Secure Access Control Register\r
174   # - BIT15 : NSASEDIS - Disable Non-secure Advanced SIMD functionality\r
175   # - BIT14 : NSD32DIS - Disable Non-secure use of D16-D31\r
176   # - BIT11 : cp11 - Non-secure access to coprocessor 11 enable\r
177   # - BIT10 : cp10 - Non-secure access to coprocessor 10 enable\r
178   # 0xC00 = cp10 | cp11\r
179   gArmTokenSpaceGuid.PcdArmNsacr|0xC00|UINT32|0x00000039\r
180 \r
181 [PcdsFixedAtBuild.AARCH64]\r
182   #\r
183   # AArch64 Security Extension\r
184   #\r
185 \r
186   # Secure Configuration Register\r
187   # - BIT0 : NS - Non Secure bit\r
188   # - BIT1 : IRQ Handler\r
189   # - BIT2 : FIQ Handler\r
190   # - BIT3 : EA - External Abort\r
191   # - BIT4 : FW - F bit writable\r
192   # - BIT5 : AW - A bit writable\r
193   # - BIT6 : nET - Not Early Termination\r
194   # - BIT7 : SCD - Secure Monitor Call Disable\r
195   # - BIT8 : HCE - Hyp Call enable\r
196   # - BIT9 : SIF - Secure Instruction Fetch\r
197   # - BIT10: RW -  Register width control for lower exception levels\r
198   # - BIT11: SIF - Enables Secure EL1 access to EL1 Architectural Timer\r
199   # - BIT12: TWI - Trap WFI\r
200   # - BIT13: TWE - Trap WFE\r
201   # 0x501 = NS | HCE | RW\r
202   gArmTokenSpaceGuid.PcdArmScr|0x501|UINT32|0x00000038\r
203 \r
204   # By default we do transition to EL2 non-secure mode with Stack for EL2.\r
205   #        Mode Description              Bits\r
206   # NS EL2 SP2 all interrupts disabled =  0x3c9\r
207   # NS EL1 SP1 all interrupts disabled =  0x3c5\r
208   # Other modes include using SP0 or switching to Aarch32, but these are\r
209   # not currently supported.\r
210   gArmTokenSpaceGuid.PcdArmNonSecModeTransition|0x3c9|UINT32|0x0000003E\r
211 \r
212 \r
213 #\r
214 # These PCDs are also defined as 'PcdsDynamic' or 'PcdsPatchableInModule' to be\r
215 # redefined when using UEFI in a context of virtual machine.\r
216 #\r
217 [PcdsFixedAtBuild.common, PcdsDynamic.common, PcdsPatchableInModule.common]\r
218 \r
219   # System Memory (DRAM): These PCDs define the region of in-built system memory\r
220   # Some platforms can get DRAM extensions, these additional regions may be\r
221   # declared to UEFI using separate resource descriptor HOBs\r
222   gArmTokenSpaceGuid.PcdSystemMemoryBase|0|UINT64|0x00000029\r
223   gArmTokenSpaceGuid.PcdSystemMemorySize|0|UINT64|0x0000002A\r
224 \r
225   gArmTokenSpaceGuid.PcdMmBufferBase|0|UINT64|0x00000045\r
226   gArmTokenSpaceGuid.PcdMmBufferSize|0|UINT64|0x00000046\r
227 \r
228 [PcdsFixedAtBuild.common, PcdsDynamic.common]\r
229   #\r
230   # ARM Architectural Timer\r
231   #\r
232   gArmTokenSpaceGuid.PcdArmArchTimerFreqInHz|0|UINT32|0x00000034\r
233 \r
234   # ARM Architectural Timer Interrupt(GIC PPI) numbers\r
235   gArmTokenSpaceGuid.PcdArmArchTimerSecIntrNum|29|UINT32|0x00000035\r
236   gArmTokenSpaceGuid.PcdArmArchTimerIntrNum|30|UINT32|0x00000036\r
237   gArmTokenSpaceGuid.PcdArmArchTimerHypIntrNum|26|UINT32|0x00000040\r
238   gArmTokenSpaceGuid.PcdArmArchTimerVirtIntrNum|27|UINT32|0x00000041\r
239 \r
240   #\r
241   # ARM Generic Watchdog\r
242   #\r
243 \r
244   gArmTokenSpaceGuid.PcdGenericWatchdogControlBase|0x2A440000|UINT64|0x00000007\r
245   gArmTokenSpaceGuid.PcdGenericWatchdogRefreshBase|0x2A450000|UINT64|0x00000008\r
246   gArmTokenSpaceGuid.PcdGenericWatchdogEl2IntrNum|93|UINT32|0x00000009\r
247 \r
248   #\r
249   # ARM Generic Interrupt Controller\r
250   #\r
251   gArmTokenSpaceGuid.PcdGicDistributorBase|0|UINT64|0x0000000C\r
252   # Base address for the GIC Redistributor region that contains the boot CPU\r
253   gArmTokenSpaceGuid.PcdGicRedistributorsBase|0|UINT64|0x0000000E\r
254   gArmTokenSpaceGuid.PcdGicInterruptInterfaceBase|0|UINT64|0x0000000D\r
255   gArmTokenSpaceGuid.PcdGicSgiIntId|0|UINT32|0x00000025\r
256 \r
257   #\r
258   # Bases, sizes and translation offsets of IO and MMIO spaces, respectively.\r
259   # Note that "IO" is just another MMIO range that simulates IO space; there\r
260   # are no special instructions to access it.\r
261   #\r
262   # The base addresses PcdPciIoBase, PcdPciMmio32Base and PcdPciMmio64Base are\r
263   # specific to their containing address spaces. In order to get the physical\r
264   # address for the CPU, for a given access, the respective translation value\r
265   # has to be added.\r
266   #\r
267   # The translations always have to be initialized like this, using UINT64:\r
268   #\r
269   #   UINT64 IoCpuBase;     // mapping target in 64-bit cpu-physical space\r
270   #   UINT64 Mmio32CpuBase; // mapping target in 64-bit cpu-physical space\r
271   #   UINT64 Mmio64CpuBase; // mapping target in 64-bit cpu-physical space\r
272   #\r
273   #   PcdPciIoTranslation     = IoCpuBase     - PcdPciIoBase;\r
274   #   PcdPciMmio32Translation = Mmio32CpuBase - (UINT64)PcdPciMmio32Base;\r
275   #   PcdPciMmio64Translation = Mmio64CpuBase - PcdPciMmio64Base;\r
276   #\r
277   # because (a) the target address space (ie. the cpu-physical space) is\r
278   # 64-bit, and (b) the translation values are meant as offsets for *modular*\r
279   # arithmetic.\r
280   #\r
281   # Accordingly, the translation itself needs to be implemented as:\r
282   #\r
283   #   UINT64 UntranslatedIoAddress;     // input parameter\r
284   #   UINT32 UntranslatedMmio32Address; // input parameter\r
285   #   UINT64 UntranslatedMmio64Address; // input parameter\r
286   #\r
287   #   UINT64 TranslatedIoAddress;       // output parameter\r
288   #   UINT64 TranslatedMmio32Address;   // output parameter\r
289   #   UINT64 TranslatedMmio64Address;   // output parameter\r
290   #\r
291   #   TranslatedIoAddress     = UntranslatedIoAddress +\r
292   #                             PcdPciIoTranslation;\r
293   #   TranslatedMmio32Address = (UINT64)UntranslatedMmio32Address +\r
294   #                             PcdPciMmio32Translation;\r
295   #   TranslatedMmio64Address = UntranslatedMmio64Address +\r
296   #                             PcdPciMmio64Translation;\r
297   #\r
298   #  The modular arithmetic performed in UINT64 ensures that the translation\r
299   #  works correctly regardless of the relation between IoCpuBase and\r
300   #  PcdPciIoBase, Mmio32CpuBase and PcdPciMmio32Base, and Mmio64CpuBase and\r
301   #  PcdPciMmio64Base.\r
302   #\r
303   gArmTokenSpaceGuid.PcdPciIoBase|0x0|UINT64|0x00000050\r
304   gArmTokenSpaceGuid.PcdPciIoSize|0x0|UINT64|0x00000051\r
305   gArmTokenSpaceGuid.PcdPciIoTranslation|0x0|UINT64|0x00000052\r
306   gArmTokenSpaceGuid.PcdPciMmio32Base|0x0|UINT32|0x00000053\r
307   gArmTokenSpaceGuid.PcdPciMmio32Size|0x0|UINT32|0x00000054\r
308   gArmTokenSpaceGuid.PcdPciMmio32Translation|0x0|UINT64|0x00000055\r
309   gArmTokenSpaceGuid.PcdPciMmio64Base|0x0|UINT64|0x00000056\r
310   gArmTokenSpaceGuid.PcdPciMmio64Size|0x0|UINT64|0x00000057\r
311   gArmTokenSpaceGuid.PcdPciMmio64Translation|0x0|UINT64|0x00000058\r
312 \r
313   #\r
314   # Inclusive range of allowed PCI buses.\r
315   #\r
316   gArmTokenSpaceGuid.PcdPciBusMin|0x0|UINT32|0x00000059\r
317   gArmTokenSpaceGuid.PcdPciBusMax|0x0|UINT32|0x0000005A\r