]> git.proxmox.com Git - mirror_edk2.git/blobdiff - Vlv2DeviceRefCodePkg/ValleyView2Soc/SouthCluster/Include/PchAccess.h
projects / mirror_edk2.git / blobdiff
? search:
summary | shortlog | log | commit | commitdiff | tree
raw | inline | side by side
edk2: Remove packages moved to edk2-platforms
[mirror_edk2.git] / Vlv2DeviceRefCodePkg / ValleyView2Soc / SouthCluster / Include / PchAccess.h
diff --git a/Vlv2DeviceRefCodePkg/ValleyView2Soc/SouthCluster/Include/PchAccess.h b/Vlv2DeviceRefCodePkg/ValleyView2Soc/SouthCluster/Include/PchAccess.h
deleted file mode 100644 (file)
index d7988c5..0000000
--- a/Vlv2DeviceRefCodePkg/ValleyView2Soc/SouthCluster/Include/PchAccess.h
+++ /dev/null
@@ -1,471 +0,0 @@
-/**\r
-\r
-Copyright (c) 2012  - 2014, Intel Corporation. All rights reserved\r
-\r
-  SPDX-License-Identifier: BSD-2-Clause-Patent\r
-\r
-\r
-\r
-  @file\r
-  PchAccess.h\r
-\r
-  @brief\r
-  Macros that simplify accessing PCH devices's PCI registers.\r
-\r
-  ** NOTE ** these macros assume the PCH device is on BUS 0\r
-\r
-**/\r
-#ifndef _PCH_ACCESS_H_\r
-#define _PCH_ACCESS_H_\r
-\r
-#include "PchRegs.h"\r
-#include "PchCommonDefinitions.h"\r
-\r
-#ifndef STALL_ONE_MICRO_SECOND\r
-#define STALL_ONE_MICRO_SECOND 1\r
-#endif\r
-#ifndef STALL_ONE_SECOND\r
-#define STALL_ONE_SECOND 1000000\r
-#endif\r
-\r
-///\r
-/// Memory Mapped PCI Access macros\r
-///\r
-///\r
-/// PCI Device MM Base\r
-///\r
-#ifndef MmPciAddress\r
-#define MmPciAddress(Segment, Bus, Device, Function, Register) \\r
-  ((UINTN) PatchPcdGet64 (PcdPciExpressBaseAddress) + \\r
-   (UINTN) (Bus << 20) + \\r
-   (UINTN) (Device << 15) + \\r
-   (UINTN) (Function << 12) + \\r
-   (UINTN) (Register) \\r
-  )\r
-#endif\r
-///\r
-/// Pch Controller PCI access macros\r
-///\r
-#define PCH_RCRB_BASE ( \\r
-  MmioRead32 (MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  PCI_FUNCTION_NUMBER_PCH_LPC), \\r
-  R_PCH_LPC_RCBA)) & B_PCH_LPC_RCBA_BAR \\r
-  )\r
-\r
-///\r
-/// Device 0x1b, Function 0\r
-///\r
-#define PchAzaliaPciCfg32(Register) \\r
-  MmioRead32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register) \\r
-  )\r
-\r
-#define PchAzaliaPciCfg32Or(Register, OrData) \\r
-  MmioOr32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg32And(Register, AndData) \\r
-  MmioAnd32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg32AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg16(Register) \\r
-  MmioRead16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register) \\r
-  )\r
-\r
-#define PchAzaliaPciCfg16Or(Register, OrData) \\r
-  MmioOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg16And(Register, AndData) \\r
-  MmioAnd16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg16AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg8(Register)  MmioRead8 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_AZALIA, 0, Register))\r
-\r
-#define PchAzaliaPciCfg8Or(Register, OrData) \\r
-  MmioOr8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg8And(Register, AndData) \\r
-  MmioAnd8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchAzaliaPciCfg8AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_AZALIA, \\r
-  0, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-///\r
-/// Device 0x1f, Function 0\r
-///\r
-#define PchLpcPciCfg32(Register)  MmioRead32 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_LPC, 0, Register))\r
-\r
-#define PchLpcMmioOr32 (Register, OrData) \\r
-  MmioOr32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchLpcPciCfg32And(Register, AndData) \\r
-  MmioAnd32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchLpcPciCfg32AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-#define PchLpcPciCfg16(Register)  MmioRead16 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_LPC, 0, Register))\r
-\r
-#define PchLpcPciCfg16Or(Register, OrData) \\r
-  MmioOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchLpcPciCfg16And(Register, AndData) \\r
-  MmioAndThenOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchLpcPciCfg16AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-#define PchLpcPciCfg8(Register) MmioRead8 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_LPC, 0, Register))\r
-\r
-#define PchLpcPciCfg8Or(Register, OrData) \\r
-  MmioOr8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchLpcPciCfg8And(Register, AndData) \\r
-  MmioAnd8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchLpcPciCfg8AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_LPC, \\r
-  0, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-\r
-///\r
-/// SATA device 0x13, Function 0\r
-///\r
-#define PchSataPciCfg32(Register) MmioRead32 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_SATA, PCI_FUNCTION_NUMBER_PCH_SATA, Register))\r
-\r
-#define PchSataPciCfg32Or(Register, OrData) \\r
-  MmioOr32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchSataPciCfg32And(Register, AndData) \\r
-  MmioAnd32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchSataPciCfg32AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr32 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-#define PchSataPciCfg16(Register) MmioRead16 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_SATA, PCI_FUNCTION_NUMBER_PCH_SATA, Register))\r
-\r
-#define PchSataPciCfg16Or(Register, OrData) \\r
-  MmioOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchSataPciCfg16And(Register, AndData) \\r
-  MmioAndThenOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchSataPciCfg16AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr16 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-#define PchSataPciCfg8(Register)  MmioRead8 (MmPciAddress (0, DEFAULT_PCI_BUS_NUMBER_PCH, PCI_DEVICE_NUMBER_PCH_SATA, PCI_FUNCTION_NUMBER_PCH_SATA, Register))\r
-\r
-#define PchSataPciCfg8Or(Register, OrData) \\r
-  MmioOr8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  OrData \\r
-  )\r
-\r
-#define PchSataPciCfg8And(Register, AndData) \\r
-  MmioAnd8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  AndData \\r
-  )\r
-\r
-#define PchSataPciCfg8AndThenOr(Register, AndData, OrData) \\r
-  MmioAndThenOr8 ( \\r
-  MmPciAddress (0, \\r
-  DEFAULT_PCI_BUS_NUMBER_PCH, \\r
-  PCI_DEVICE_NUMBER_PCH_SATA, \\r
-  PCI_FUNCTION_NUMBER_PCH_SATA, \\r
-  Register), \\r
-  AndData, \\r
-  OrData \\r
-  )\r
-\r
-\r
-///\r
-/// Root Complex Register Block\r
-///\r
-#define PchMmRcrb32(Register)                           MmioRead32 (PCH_RCRB_BASE + Register)\r
-\r
-#define PchMmRcrb32Or(Register, OrData)                 MmioOr32 (PCH_RCRB_BASE + Register, OrData)\r
-\r
-#define PchMmRcrb32And(Register, AndData)               MmioAnd32 (PCH_RCRB_BASE + Register, AndData)\r
-\r
-#define PchMmRcrb32AndThenOr(Register, AndData, OrData) MmioAndThenOr32 (PCH_RCRB_BASE + Register, AndData, OrData)\r
-\r
-#define PchMmRcrb16(Register)                           MmioRead16 (PCH_RCRB_BASE + Register)\r
-\r
-#define PchMmRcrb16Or(Register, OrData)                 MmioOr16 (PCH_RCRB_BASE + Register, OrData)\r
-\r
-#define PchMmRcrb16And(Register, AndData)               MmioAnd16 (PCH_RCRB_BASE + Register, AndData)\r
-\r
-#define PchMmRcrb16AndThenOr(Register, AndData, OrData) MmioAndThenOr16 (PCH_RCRB_BASE + Register, AndData, OrData)\r
-\r
-#define PchMmRcrb8(Register)                            MmioRead8 (PCH_RCRB_BASE + Register)\r
-\r
-#define PchMmRcrb8Or(Register, OrData)                  MmioOr8 (PCH_RCRB_BASE + Register, OrData)\r
-\r
-#define PchMmRcrb8And(Register, AndData)                MmioAnd8 (PCH_RCRB_BASE + Register, AndData)\r
-\r
-#define PchMmRcrb8AndThenOr(Register, AndData, OrData)  MmioAndThenOr8 (PCH_RCRB_BASE + Register, AndData, OrData)\r
-\r
-\r
-///\r
-/// Message Bus\r
-///\r
-\r
-///\r
-/// Message Bus Registers\r
-///\r
-#define MC_MCR            0x000000D0 // Cunit Message Control Register\r
-#define MC_MDR            0x000000D4 // Cunit Message Data Register\r
-#define MC_MCRX           0x000000D8 // Cunit Message Control Register Extension\r
-\r
-///\r
-/// Message Bus API\r
-///\r
-#define MSG_BUS_ENABLED   0x000000F0\r
-#define MSGBUS_MASKHI     0xFFFFFF00\r
-#define MSGBUS_MASKLO     0x000000FF\r
-#define MESSAGE_DWORD_EN  BIT4 | BIT5 | BIT6 | BIT7\r
-\r
-#define PchMsgBusRead32(PortId, Register, Dbuff, ReadOpCode, WriteOpCode) \\r
-{ \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((ReadOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-  (Dbuff) = MmioRead32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR)); \\r
-}\r
-\r
-#define PchMsgBusAnd32(PortId, Register, Dbuff, AndData, ReadOpCode, WriteOpCode) \\r
-{ \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((ReadOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-  (Dbuff) = MmioRead32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR ), (UINT32) (Dbuff & AndData)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((WriteOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-}\r
-\r
-#define PchMsgBusOr32(PortId, Register, Dbuff, OrData, ReadOpCode, WriteOpCode) \\r
-{ \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((ReadOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-  (Dbuff) = MmioRead32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR ), (UINT32) (Dbuff | OrData)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((WriteOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-}\r
-\r
-#define PchMsgBusAndThenOr32(PortId, Register, Dbuff, AndData, OrData, ReadOpCode, WriteOpCode) \\r
-{ \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((ReadOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-  (Dbuff) = MmioRead32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCRX), (UINT32) (Register & MSGBUS_MASKHI)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MDR ), (UINT32) ((Dbuff & AndData) | OrData)); \\r
-  MmioWrite32 ((UINTN) (PatchPcdGet64 (PcdPciExpressBaseAddress) + MC_MCR ), (UINT32) ((WriteOpCode << 24) | (PortId << 16) | ((Register & MSGBUS_MASKLO) << 8) | MESSAGE_DWORD_EN)); \\r
-}\r
-\r
-typedef struct _PCH_MSG_BUS_TABLE_STRUCT {\r
-  UINT32      PortId;\r
-  UINT32      Address;\r
-  UINT32      AndMask;\r
-  UINT32      OrMask;\r
-  UINT32      ReadOpCode;\r
-  UINT32      WriteOpCode;\r
-} PCH_MSG_BUS_TABLE_STRUCT_TABLE_STRUCT;\r
-\r
-#endif\r
EFI Development Kit II mirror for PVE