CorebootPayloadPkg DSC: Change the section alignment option
authorMaurice Ma <maurice.ma@intel.com>
Wed, 26 Oct 2016 18:15:14 +0000 (11:15 -0700)
committerMaurice Ma <maurice.ma@intel.com>
Wed, 26 Oct 2016 21:52:49 +0000 (14:52 -0700)
The current CorebootPayloadPkg will print the following message
"InsertImageRecord - Section Alignment(0x20) is not 4K" during
boot. It is caused by the section alignment arranged by the linker.
This patch change the alignment to 4K for runtime drivers.

Cc: Prince Agyeman <prince.agyeman@intel.com>
Contributed-under: TianoCore Contribution Agreement 1.0
Signed-off-by: Maurice Ma <maurice.ma@intel.com>
Reviewed-by: Prince Agyeman <prince.agyeman@intel.com>
CorebootPayloadPkg/CorebootPayloadPkg.fdf
CorebootPayloadPkg/CorebootPayloadPkgIa32.dsc
CorebootPayloadPkg/CorebootPayloadPkgIa32X64.dsc

index 6d2019d..3807923 100644 (file)
@@ -61,6 +61,7 @@ INF MdeModulePkg/Core/DxeIplPeim/DxeIpl.inf
 \r
 [FV.DXEFV]\r
 BlockSize          = 0x1000\r
+FvForceRebase      = FALSE\r
 FvAlignment        = 16\r
 ERASE_POLARITY     = 1\r
 MEMORY_MAPPED      = TRUE\r
index 155bbdf..7a4ee2b 100644 (file)
@@ -88,6 +88,9 @@
   INTEL:RELEASE_*_*_CC_FLAGS     = /D MDEPKG_NDEBUG\r
   MSFT:RELEASE_*_*_CC_FLAGS      = /D MDEPKG_NDEBUG\r
 \r
+[BuildOptions.common.EDKII.DXE_RUNTIME_DRIVER]\r
+  MSFT:*_*_*_DLINK_FLAGS         = /ALIGN:4096\r
+\r
 ################################################################################\r
 #\r
 # SKU Identification section - list of all SKU IDs supported by this Platform.\r
index 16484b1..c49f05e 100644 (file)
@@ -90,6 +90,9 @@
   INTEL:RELEASE_*_*_CC_FLAGS     = /D MDEPKG_NDEBUG\r
   MSFT:RELEASE_*_*_CC_FLAGS      = /D MDEPKG_NDEBUG\r
 \r
+[BuildOptions.common.EDKII.DXE_RUNTIME_DRIVER]\r
+  MSFT:*_*_*_DLINK_FLAGS         = /ALIGN:4096\r
+\r
 ################################################################################\r
 #\r
 # SKU Identification section - list of all SKU IDs supported by this Platform.\r