arch/sh/include/cpu-sh4/cpu/dma-sh4a.h

   1 #ifndef __ASM_SH_CPU_SH4_DMA_SH7780_H
   2 #define __ASM_SH_CPU_SH4_DMA_SH7780_H
   3
   4 #include <linux/sh_intc.h>
   5
   6 #if defined(CONFIG_CPU_SUBTYPE_SH7343) || \
   7         defined(CONFIG_CPU_SUBTYPE_SH7730)
   8 #define DMTE0_IRQ       evt2irq(0x800)
   9 #define DMTE4_IRQ       evt2irq(0xb80)
  10 #define DMAE0_IRQ       evt2irq(0xbc0)  /* DMA Error IRQ*/
  11 #define SH_DMAC_BASE0   0xFE008020
  12 #define SH_DMARS_BASE0  0xFE009000
  13 #elif defined(CONFIG_CPU_SUBTYPE_SH7722)
  14 #define DMTE0_IRQ       evt2irq(0x800)
  15 #define DMTE4_IRQ       evt2irq(0xb80)
  16 #define DMAE0_IRQ       evt2irq(0xbc0)  /* DMA Error IRQ*/
  17 #define SH_DMAC_BASE0   0xFE008020
  18 #define SH_DMARS_BASE0  0xFE009000
  19 #elif defined(CONFIG_CPU_SUBTYPE_SH7763) || \
  20         defined(CONFIG_CPU_SUBTYPE_SH7764)
  21 #define DMTE0_IRQ       evt2irq(0x640)
  22 #define DMTE4_IRQ       evt2irq(0x780)
  23 #define DMAE0_IRQ       evt2irq(0x6c0)
  24 #define SH_DMAC_BASE0   0xFF608020
  25 #define SH_DMARS_BASE0  0xFF609000
  26 #elif defined(CONFIG_CPU_SUBTYPE_SH7723)
  27 #define DMTE0_IRQ       evt2irq(0x800)  /* DMAC0A*/
  28 #define DMTE4_IRQ       evt2irq(0xb80)  /* DMAC0B */
  29 #define DMTE6_IRQ       evt2irq(0x700)
  30 #define DMTE8_IRQ       evt2irq(0x740)  /* DMAC1A */
  31 #define DMTE9_IRQ       evt2irq(0x760)
  32 #define DMTE10_IRQ      evt2irq(0xb00)  /* DMAC1B */
  33 #define DMTE11_IRQ      evt2irq(0xb20)
  34 #define DMAE0_IRQ       evt2irq(0xbc0)  /* DMA Error IRQ*/
  35 #define DMAE1_IRQ       evt2irq(0xb40)  /* DMA Error IRQ*/
  36 #define SH_DMAC_BASE0   0xFE008020
  37 #define SH_DMAC_BASE1   0xFDC08020
  38 #define SH_DMARS_BASE0  0xFDC09000
  39 #elif defined(CONFIG_CPU_SUBTYPE_SH7724)
  40 #define DMTE0_IRQ       evt2irq(0x800)  /* DMAC0A*/
  41 #define DMTE4_IRQ       evt2irq(0xb80)  /* DMAC0B */
  42 #define DMTE6_IRQ       evt2irq(0x700)
  43 #define DMTE8_IRQ       evt2irq(0x740)  /* DMAC1A */
  44 #define DMTE9_IRQ       evt2irq(0x760)
  45 #define DMTE10_IRQ      evt2irq(0xb00)  /* DMAC1B */
  46 #define DMTE11_IRQ      evt2irq(0xb20)
  47 #define DMAE0_IRQ       evt2irq(0xbc0)  /* DMA Error IRQ*/
  48 #define DMAE1_IRQ       evt2irq(0xb40)  /* DMA Error IRQ*/
  49 #define SH_DMAC_BASE0   0xFE008020
  50 #define SH_DMAC_BASE1   0xFDC08020
  51 #define SH_DMARS_BASE0  0xFE009000
  52 #define SH_DMARS_BASE1  0xFDC09000
  53 #elif defined(CONFIG_CPU_SUBTYPE_SH7780)
  54 #define DMTE0_IRQ       evt2irq(0x640)
  55 #define DMTE4_IRQ       evt2irq(0x780)
  56 #define DMTE6_IRQ       evt2irq(0x7c0)
  57 #define DMTE8_IRQ       evt2irq(0xd80)
  58 #define DMTE9_IRQ       evt2irq(0xda0)
  59 #define DMTE10_IRQ      evt2irq(0xdc0)
  60 #define DMTE11_IRQ      evt2irq(0xde0)
  61 #define DMAE0_IRQ       evt2irq(0x6c0)  /* DMA Error IRQ */
  62 #define SH_DMAC_BASE0   0xFC808020
  63 #define SH_DMAC_BASE1   0xFC818020
  64 #define SH_DMARS_BASE0  0xFC809000
  65 #else /* SH7785 */
  66 #define DMTE0_IRQ       evt2irq(0x620)
  67 #define DMTE4_IRQ       evt2irq(0x6a0)
  68 #define DMTE6_IRQ       evt2irq(0x880)
  69 #define DMTE8_IRQ       evt2irq(0x8c0)
  70 #define DMTE9_IRQ       evt2irq(0x8e0)
  71 #define DMTE10_IRQ      evt2irq(0x900)
  72 #define DMTE11_IRQ      evt2irq(0x920)
  73 #define DMAE0_IRQ       evt2irq(0x6e0)  /* DMA Error IRQ0 */
  74 #define DMAE1_IRQ       evt2irq(0x940)  /* DMA Error IRQ1 */
  75 #define SH_DMAC_BASE0   0xFC808020
  76 #define SH_DMAC_BASE1   0xFCC08020
  77 #define SH_DMARS_BASE0  0xFC809000
  78 #endif
  79
  80 #define REQ_HE          0x000000C0
  81 #define REQ_H           0x00000080
  82 #define REQ_LE          0x00000040
  83 #define TM_BURST        0x00000020
  84
  85 #endif /* __ASM_SH_CPU_SH4_DMA_SH7780_H */