]> git.proxmox.com Git - mirror_ubuntu-hirsute-kernel.git/commit
crypto: arm/aes-ce - work around Cortex-A57/A72 silion errata
authorArd Biesheuvel <ardb@kernel.org>
Thu, 26 Nov 2020 07:49:07 +0000 (08:49 +0100)
committerHerbert Xu <herbert@gondor.apana.org.au>
Fri, 4 Dec 2020 07:13:14 +0000 (18:13 +1100)
commitf3456b9fd269c6d0c973b136c5449d46b2510f4b
treef4c2002692d77ebfece68ab866b2bdf6a4db727e
parent17858b140bf49961b71d4e73f1c3ea9bc8e7dda0
crypto: arm/aes-ce - work around Cortex-A57/A72 silion errata

ARM Cortex-A57 and Cortex-A72 cores running in 32-bit mode are affected
by silicon errata #1742098 and #1655431, respectively, where the second
instruction of a AES instruction pair may execute twice if an interrupt
is taken right after the first instruction consumes an input register of
which a single 32-bit lane has been updated the last time it was modified.

This is not such a rare occurrence as it may seem: in counter mode, only
the least significant 32-bit word is incremented in the absence of a
carry, which makes our counter mode implementation susceptible to these
errata.

So let's shuffle the counter assignments around a bit so that the most
recent updates when the AES instruction pair executes are 128-bit wide.

[0] ARM-EPM-049219 v23 Cortex-A57 MPCore Software Developers Errata Notice
[1] ARM-EPM-012079 v11.0 Cortex-A72 MPCore Software Developers Errata Notice

Cc: <stable@vger.kernel.org> # v5.4+
Signed-off-by: Ard Biesheuvel <ardb@kernel.org>
Signed-off-by: Herbert Xu <herbert@gondor.apana.org.au>
arch/arm/crypto/aes-ce-core.S