d9dcca12db68d16d3ddb73553ecd2383358832e7
[mirror_edk2.git] / DynamicTablesPkg / Include / ArmNameSpaceObjects.h
1 /** @file\r
2 \r
3   Copyright (c) 2017 - 2019, ARM Limited. All rights reserved.\r
4 \r
5   SPDX-License-Identifier: BSD-2-Clause-Patent\r
6 \r
7   @par Glossary:\r
8     - Cm or CM   - Configuration Manager\r
9     - Obj or OBJ - Object\r
10     - Std or STD - Standard\r
11 **/\r
12 \r
13 #ifndef ARM_NAMESPACE_OBJECTS_H_\r
14 #define ARM_NAMESPACE_OBJECTS_H_\r
15 \r
16 #include <StandardNameSpaceObjects.h>\r
17 \r
18 #pragma pack(1)\r
19 \r
20 /** The EARM_OBJECT_ID enum describes the Object IDs\r
21     in the ARM Namespace\r
22 */\r
23 typedef enum ArmObjectID {\r
24   EArmObjReserved,                    ///<  0 - Reserved\r
25   EArmObjBootArchInfo,                ///<  1 - Boot Architecture Info\r
26   EArmObjCpuInfo,                     ///<  2 - CPU Info\r
27   EArmObjPowerManagementProfileInfo,  ///<  3 - Power Management Profile Info\r
28   EArmObjGicCInfo,                    ///<  4 - GIC CPU Interface Info\r
29   EArmObjGicDInfo,                    ///<  5 - GIC Distributor Info\r
30   EArmObjGicMsiFrameInfo,             ///<  6 - GIC MSI Frame Info\r
31   EArmObjGicRedistributorInfo,        ///<  7 - GIC Redistributor Info\r
32   EArmObjGicItsInfo,                  ///<  8 - GIC ITS Info\r
33   EArmObjSerialConsolePortInfo,       ///<  9 - Serial Console Port Info\r
34   EArmObjSerialDebugPortInfo,         ///< 10 - Serial Debug Port Info\r
35   EArmObjGenericTimerInfo,            ///< 11 - Generic Timer Info\r
36   EArmObjPlatformGTBlockInfo,         ///< 12 - Platform GT Block Info\r
37   EArmObjGTBlockTimerFrameInfo,       ///< 13 - Generic Timer Block Frame Info\r
38   EArmObjPlatformGenericWatchdogInfo, ///< 14 - Platform Generic Watchdog\r
39   EArmObjPciConfigSpaceInfo,          ///< 15 - PCI Configuration Space Info\r
40   EArmObjHypervisorVendorIdentity,    ///< 16 - Hypervisor Vendor Id\r
41   EArmObjFixedFeatureFlags,           ///< 17 - Fixed feature flags for FADT\r
42   EArmObjItsGroup,                    ///< 18 - ITS Group\r
43   EArmObjNamedComponent,              ///< 19 - Named Component\r
44   EArmObjRootComplex,                 ///< 20 - Root Complex\r
45   EArmObjSmmuV1SmmuV2,                ///< 21 - SMMUv1 or SMMUv2\r
46   EArmObjSmmuV3,                      ///< 22 - SMMUv3\r
47   EArmObjPmcg,                        ///< 23 - PMCG\r
48   EArmObjGicItsIdentifierArray,       ///< 24 - GIC ITS Identifier Array\r
49   EArmObjIdMappingArray,              ///< 25 - ID Mapping Array\r
50   EArmObjSmmuInterruptArray,          ///< 26 - SMMU Interrupt Array\r
51   EArmObjMax\r
52 } EARM_OBJECT_ID;\r
53 \r
54 /** A structure that describes the\r
55     ARM Boot Architecture flags.\r
56 \r
57     ID: EArmObjBootArchInfo\r
58 */\r
59 typedef struct CmArmBootArchInfo {\r
60   /** This is the ARM_BOOT_ARCH flags field of the FADT Table\r
61       described in the ACPI Table Specification.\r
62   */\r
63   UINT32  BootArchFlags;\r
64 } CM_ARM_BOOT_ARCH_INFO;\r
65 \r
66 typedef struct CmArmCpuInfo {\r
67   // Reserved for use when SMBIOS tables are implemented\r
68 } CM_ARM_CPU_INFO;\r
69 \r
70 /** A structure that describes the\r
71     Power Management Profile Information for the Platform.\r
72 \r
73     ID: EArmObjPowerManagementProfileInfo\r
74 */\r
75 typedef struct CmArmPowerManagementProfileInfo {\r
76   /** This is the Preferred_PM_Profile field of the FADT Table\r
77       described in the ACPI Specification\r
78   */\r
79   UINT8  PowerManagementProfile;\r
80 } CM_ARM_POWER_MANAGEMENT_PROFILE_INFO;\r
81 \r
82 /** A structure that describes the\r
83     GIC CPU Interface for the Platform.\r
84 \r
85     ID: EArmObjGicCInfo\r
86 */\r
87 typedef struct CmArmGicCInfo {\r
88   /// The GIC CPU Interface number.\r
89   UINT32  CPUInterfaceNumber;\r
90 \r
91   /** The ACPI Processor UID. This must match the\r
92       _UID of the CPU Device object information described\r
93       in the DSDT/SSDT for the CPU.\r
94   */\r
95   UINT32  AcpiProcessorUid;\r
96 \r
97   /** The flags field as described by the GICC structure\r
98       in the ACPI Specification.\r
99   */\r
100   UINT32  Flags;\r
101 \r
102   /** The parking protocol version field as described by\r
103     the GICC structure in the ACPI Specification.\r
104   */\r
105   UINT32  ParkingProtocolVersion;\r
106 \r
107   /** The Performance Interrupt field as described by\r
108       the GICC structure in the ACPI Specification.\r
109   */\r
110   UINT32  PerformanceInterruptGsiv;\r
111 \r
112   /** The CPU Parked address field as described by\r
113       the GICC structure in the ACPI Specification.\r
114   */\r
115   UINT64  ParkedAddress;\r
116 \r
117   /** The base address for the GIC CPU Interface\r
118       as described by the GICC structure in the\r
119       ACPI Specification.\r
120   */\r
121   UINT64  PhysicalBaseAddress;\r
122 \r
123   /** The base address for GICV interface\r
124       as described by the GICC structure in the\r
125       ACPI Specification.\r
126   */\r
127   UINT64  GICV;\r
128 \r
129   /** The base address for GICH interface\r
130       as described by the GICC structure in the\r
131       ACPI Specification.\r
132   */\r
133   UINT64  GICH;\r
134 \r
135   /** The GICV maintenance interrupt\r
136       as described by the GICC structure in the\r
137       ACPI Specification.\r
138   */\r
139   UINT32  VGICMaintenanceInterrupt;\r
140 \r
141   /** The base address for GICR interface\r
142       as described by the GICC structure in the\r
143       ACPI Specification.\r
144   */\r
145   UINT64  GICRBaseAddress;\r
146 \r
147   /** The MPIDR for the CPU\r
148       as described by the GICC structure in the\r
149       ACPI Specification.\r
150   */\r
151   UINT64  MPIDR;\r
152 \r
153   /** The Processor Power Efficiency class\r
154       as described by the GICC structure in the\r
155       ACPI Specification.\r
156   */\r
157   UINT8   ProcessorPowerEfficiencyClass;\r
158 \r
159   /** Statistical Profiling Extension buffer overflow GSIV. Zero if\r
160       unsupported by this processor. This field was introduced in\r
161       ACPI 6.3 (MADT revision 5) and is therefore ignored when\r
162       generating MADT revision 4 or lower.\r
163   */\r
164   UINT16  SpeOverflowInterrupt;\r
165 } CM_ARM_GICC_INFO;\r
166 \r
167 /** A structure that describes the\r
168     GIC Distributor information for the Platform.\r
169 \r
170     ID: EArmObjGicDInfo\r
171 */\r
172 typedef struct CmArmGicDInfo {\r
173   /// The Physical Base address for the GIC Distributor.\r
174   UINT64  PhysicalBaseAddress;\r
175 \r
176   /** The global system interrupt\r
177       number where this GIC Distributor's\r
178       interrupt inputs start.\r
179   */\r
180   UINT32  SystemVectorBase;\r
181 \r
182   /** The GIC version as described\r
183       by the GICD structure in the\r
184       ACPI Specification.\r
185   */\r
186   UINT8   GicVersion;\r
187 } CM_ARM_GICD_INFO;\r
188 \r
189 /** A structure that describes the\r
190     GIC MSI Frame information for the Platform.\r
191 \r
192     ID: EArmObjGicMsiFrameInfo\r
193 */\r
194 typedef struct CmArmGicMsiFrameInfo {\r
195   /// The GIC MSI Frame ID\r
196   UINT32  GicMsiFrameId;\r
197 \r
198   /// The Physical base address for the MSI Frame\r
199   UINT64  PhysicalBaseAddress;\r
200 \r
201   /** The GIC MSI Frame flags\r
202       as described by the GIC MSI frame\r
203       structure in the ACPI Specification.\r
204   */\r
205   UINT32  Flags;\r
206 \r
207   /// SPI Count used by this frame\r
208   UINT16  SPICount;\r
209 \r
210   /// SPI Base used by this frame\r
211   UINT16  SPIBase;\r
212 } CM_ARM_GIC_MSI_FRAME_INFO;\r
213 \r
214 /** A structure that describes the\r
215     GIC Redistributor information for the Platform.\r
216 \r
217     ID: EArmObjGicRedistributorInfo\r
218 */\r
219 typedef struct CmArmGicRedistInfo {\r
220   /** The physical address of a page range\r
221       containing all GIC Redistributors.\r
222   */\r
223   UINT64  DiscoveryRangeBaseAddress;\r
224 \r
225   /// Length of the GIC Redistributor Discovery page range\r
226   UINT32  DiscoveryRangeLength;\r
227 } CM_ARM_GIC_REDIST_INFO;\r
228 \r
229 /** A structure that describes the\r
230     GIC Interrupt Translation Service information for the Platform.\r
231 \r
232     ID: EArmObjGicItsInfo\r
233 */\r
234 typedef struct CmArmGicItsInfo {\r
235   /// The GIC ITS ID\r
236   UINT32  GicItsId;\r
237 \r
238   /// The physical address for the Interrupt Translation Service\r
239   UINT64  PhysicalBaseAddress;\r
240 } CM_ARM_GIC_ITS_INFO;\r
241 \r
242 /** A structure that describes the\r
243     Serial Port information for the Platform.\r
244 \r
245     ID: EArmObjSerialConsolePortInfo or\r
246         EArmObjSerialDebugPortInfo\r
247 */\r
248 typedef struct CmArmSerialPortInfo {\r
249   /// The physical base address for the serial port\r
250   UINT64  BaseAddress;\r
251 \r
252   /// The serial port interrupt\r
253   UINT32  Interrupt;\r
254 \r
255   /// The serial port baud rate\r
256   UINT64  BaudRate;\r
257 \r
258   /// The serial port clock\r
259   UINT32  Clock;\r
260 \r
261   /// Serial Port subtype\r
262   UINT16  PortSubtype;\r
263 } CM_ARM_SERIAL_PORT_INFO;\r
264 \r
265 /** A structure that describes the\r
266     Generic Timer information for the Platform.\r
267 \r
268     ID: EArmObjGenericTimerInfo\r
269 */\r
270 typedef struct CmArmGenericTimerInfo {\r
271   /// The physical base address for the counter control frame\r
272   UINT64  CounterControlBaseAddress;\r
273 \r
274   /// The physical base address for the counter read frame\r
275   UINT64  CounterReadBaseAddress;\r
276 \r
277   /// The secure PL1 timer interrupt\r
278   UINT32  SecurePL1TimerGSIV;\r
279 \r
280   /// The secure PL1 timer flags\r
281   UINT32  SecurePL1TimerFlags;\r
282 \r
283   /// The non-secure PL1 timer interrupt\r
284   UINT32  NonSecurePL1TimerGSIV;\r
285 \r
286   /// The non-secure PL1 timer flags\r
287   UINT32  NonSecurePL1TimerFlags;\r
288 \r
289   /// The virtual timer interrupt\r
290   UINT32  VirtualTimerGSIV;\r
291 \r
292   /// The virtual timer flags\r
293   UINT32  VirtualTimerFlags;\r
294 \r
295   /// The non-secure PL2 timer interrupt\r
296   UINT32  NonSecurePL2TimerGSIV;\r
297 \r
298   /// The non-secure PL2 timer flags\r
299   UINT32  NonSecurePL2TimerFlags;\r
300 } CM_ARM_GENERIC_TIMER_INFO;\r
301 \r
302 /** A structure that describes the\r
303     Platform Generic Block Timer Frame information for the Platform.\r
304 \r
305     ID: EArmObjGTBlockTimerFrameInfo\r
306 */\r
307 typedef struct CmArmGTBlockTimerFrameInfo {\r
308   /// The Generic Timer frame number\r
309   UINT8   FrameNumber;\r
310 \r
311   /// The physical base address for the CntBase block\r
312   UINT64  PhysicalAddressCntBase;\r
313 \r
314   /// The physical base address for the CntEL0Base block\r
315   UINT64  PhysicalAddressCntEL0Base;\r
316 \r
317   /// The physical timer interrupt\r
318   UINT32  PhysicalTimerGSIV;\r
319 \r
320   /** The physical timer flags as described by the GT Block\r
321       Timer frame Structure in the ACPI Specification.\r
322   */\r
323   UINT32  PhysicalTimerFlags;\r
324 \r
325   /// The virtual timer interrupt\r
326   UINT32  VirtualTimerGSIV;\r
327 \r
328   /** The virtual timer flags as described by the GT Block\r
329       Timer frame Structure in the ACPI Specification.\r
330   */\r
331   UINT32  VirtualTimerFlags;\r
332 \r
333   /** The common timer flags as described by the GT Block\r
334       Timer frame Structure in the ACPI Specification.\r
335   */\r
336   UINT32  CommonFlags;\r
337 } CM_ARM_GTBLOCK_TIMER_FRAME_INFO;\r
338 \r
339 /** A structure that describes the\r
340     Platform Generic Block Timer information for the Platform.\r
341 \r
342     ID: EArmObjPlatformGTBlockInfo\r
343 */\r
344 typedef struct CmArmGTBlockInfo {\r
345   /// The physical base address for the GT Block Timer structure\r
346   UINT64            GTBlockPhysicalAddress;\r
347 \r
348   /// The number of timer frames implemented in the GT Block\r
349   UINT32            GTBlockTimerFrameCount;\r
350 \r
351   /// Reference token for the GT Block timer frame list\r
352   CM_OBJECT_TOKEN   GTBlockTimerFrameToken;\r
353 } CM_ARM_GTBLOCK_INFO;\r
354 \r
355 /** A structure that describes the\r
356     SBSA Generic Watchdog information for the Platform.\r
357 \r
358     ID: EArmObjPlatformGenericWatchdogInfo\r
359 */\r
360 typedef struct CmArmGenericWatchdogInfo {\r
361   /// The physical base address of the SBSA Watchdog control frame\r
362   UINT64  ControlFrameAddress;\r
363 \r
364   /// The physical base address of the SBSA Watchdog refresh frame\r
365   UINT64  RefreshFrameAddress;\r
366 \r
367   /// The watchdog interrupt\r
368   UINT32  TimerGSIV;\r
369 \r
370   /** The flags for the watchdog as described by the SBSA watchdog\r
371       structure in the ACPI specification.\r
372   */\r
373   UINT32  Flags;\r
374 } CM_ARM_GENERIC_WATCHDOG_INFO;\r
375 \r
376 /** A structure that describes the\r
377     PCI Configuration Space information for the Platform.\r
378 \r
379     ID: EArmObjPciConfigSpaceInfo\r
380 */\r
381 typedef struct CmArmPciConfigSpaceInfo {\r
382   /// The physical base address for the PCI segment\r
383   UINT64  BaseAddress;\r
384 \r
385   /// The PCI segment group number\r
386   UINT16  PciSegmentGroupNumber;\r
387 \r
388   /// The start bus number\r
389   UINT8   StartBusNumber;\r
390 \r
391   /// The end bus number\r
392   UINT8   EndBusNumber;\r
393 } CM_ARM_PCI_CONFIG_SPACE_INFO;\r
394 \r
395 /** A structure that describes the\r
396     Hypervisor Vendor ID information for the Platform.\r
397 \r
398     ID: EArmObjHypervisorVendorIdentity\r
399 */\r
400 typedef struct CmArmHypervisorVendorId {\r
401   /// The hypervisor Vendor ID\r
402   UINT64  HypervisorVendorId;\r
403 } CM_ARM_HYPERVISOR_VENDOR_ID;\r
404 \r
405 /** A structure that describes the\r
406     Fixed feature flags for the Platform.\r
407 \r
408     ID: EArmObjFixedFeatureFlags\r
409 */\r
410 typedef struct CmArmFixedFeatureFlags {\r
411   /// The Fixed feature flags\r
412   UINT32  Flags;\r
413 } CM_ARM_FIXED_FEATURE_FLAGS;\r
414 \r
415 /** A structure that describes the\r
416     ITS Group node for the Platform.\r
417 \r
418     ID: EArmObjItsGroup\r
419 */\r
420 typedef struct CmArmItsGroupNode {\r
421   /// An unique token used to identify this object\r
422   CM_OBJECT_TOKEN   Token;\r
423   /// The number of ITS identifiers in the ITS node\r
424   UINT32            ItsIdCount;\r
425   /// Reference token for the ITS identifier array\r
426   CM_OBJECT_TOKEN   ItsIdToken;\r
427 } CM_ARM_ITS_GROUP_NODE;\r
428 \r
429 /** A structure that describes the\r
430     GIC ITS Identifiers for an ITS Group node.\r
431 \r
432     ID: EArmObjGicItsIdentifierArray\r
433 */\r
434 typedef struct CmArmGicItsIdentifier {\r
435   /// The ITS Identifier\r
436   UINT32  ItsId;\r
437 } CM_ARM_ITS_IDENTIFIER;\r
438 \r
439 /** A structure that describes the\r
440     Named component node for the Platform.\r
441 \r
442     ID: EArmObjNamedComponent\r
443 */\r
444 typedef struct CmArmNamedComponentNode {\r
445   /// An unique token used to identify this object\r
446   CM_OBJECT_TOKEN   Token;\r
447   /// Number of ID mappings\r
448   UINT32            IdMappingCount;\r
449   /// Reference token for the ID mapping array\r
450   CM_OBJECT_TOKEN   IdMappingToken;\r
451 \r
452   /// Flags for the named component\r
453   UINT32            Flags;\r
454 \r
455   /// Memory access properties : Cache coherent attributes\r
456   UINT32            CacheCoherent;\r
457   /// Memory access properties : Allocation hints\r
458   UINT8             AllocationHints;\r
459   /// Memory access properties : Memory access flags\r
460   UINT8             MemoryAccessFlags;\r
461 \r
462   /// Memory access properties : Address size limit\r
463   UINT8             AddressSizeLimit;\r
464   /** ASCII Null terminated string with the full path to\r
465       the entry in the namespace for this object.\r
466   */\r
467   CHAR8*            ObjectName;\r
468 } CM_ARM_NAMED_COMPONENT_NODE;\r
469 \r
470 /** A structure that describes the\r
471     Root complex node for the Platform.\r
472 \r
473     ID: EArmObjRootComplex\r
474 */\r
475 typedef struct CmArmRootComplexNode {\r
476   /// An unique token used to identify this object\r
477   CM_OBJECT_TOKEN   Token;\r
478   /// Number of ID mappings\r
479   UINT32            IdMappingCount;\r
480   /// Reference token for the ID mapping array\r
481   CM_OBJECT_TOKEN   IdMappingToken;\r
482 \r
483   /// Memory access properties : Cache coherent attributes\r
484   UINT32            CacheCoherent;\r
485   /// Memory access properties : Allocation hints\r
486   UINT8             AllocationHints;\r
487   /// Memory access properties : Memory access flags\r
488   UINT8             MemoryAccessFlags;\r
489 \r
490   /// ATS attributes\r
491   UINT32            AtsAttribute;\r
492   /// PCI segment number\r
493   UINT32            PciSegmentNumber;\r
494   /// Memory address size limit\r
495   UINT8             MemoryAddressSize;\r
496 } CM_ARM_ROOT_COMPLEX_NODE;\r
497 \r
498 /** A structure that describes the\r
499     SMMUv1 or SMMUv2 node for the Platform.\r
500 \r
501     ID: EArmObjSmmuV1SmmuV2\r
502 */\r
503 typedef struct CmArmSmmuV1SmmuV2Node {\r
504   /// An unique token used to identify this object\r
505   CM_OBJECT_TOKEN   Token;\r
506   /// Number of ID mappings\r
507   UINT32            IdMappingCount;\r
508   /// Reference token for the ID mapping array\r
509   CM_OBJECT_TOKEN   IdMappingToken;\r
510 \r
511   /// SMMU Base Address\r
512   UINT64            BaseAddress;\r
513   /// Length of the memory range covered by the SMMU\r
514   UINT64            Span;\r
515   /// SMMU Model\r
516   UINT32            Model;\r
517   /// SMMU flags\r
518   UINT32            Flags;\r
519 \r
520   /// Number of context interrupts\r
521   UINT32            ContextInterruptCount;\r
522   /// Reference token for the context interrupt array\r
523   CM_OBJECT_TOKEN   ContextInterruptToken;\r
524 \r
525   /// Number of PMU interrupts\r
526   UINT32            PmuInterruptCount;\r
527   /// Reference token for the PMU interrupt array\r
528   CM_OBJECT_TOKEN   PmuInterruptToken;\r
529 \r
530   /// GSIV of the SMMU_NSgIrpt interrupt\r
531   UINT32            SMMU_NSgIrpt;\r
532   /// SMMU_NSgIrpt interrupt flags\r
533   UINT32            SMMU_NSgIrptFlags;\r
534   /// GSIV of the SMMU_NSgCfgIrpt interrupt\r
535   UINT32            SMMU_NSgCfgIrpt;\r
536   /// SMMU_NSgCfgIrpt interrupt flags\r
537   UINT32            SMMU_NSgCfgIrptFlags;\r
538 } CM_ARM_SMMUV1_SMMUV2_NODE;\r
539 \r
540 /** A structure that describes the\r
541     SMMUv3 node for the Platform.\r
542 \r
543     ID: EArmObjSmmuV3\r
544 */\r
545 typedef struct CmArmSmmuV3Node {\r
546   /// An unique token used to identify this object\r
547   CM_OBJECT_TOKEN   Token;\r
548   /// Number of ID mappings\r
549   UINT32            IdMappingCount;\r
550   /// Reference token for the ID mapping array\r
551   CM_OBJECT_TOKEN   IdMappingToken;\r
552 \r
553   /// SMMU Base Address\r
554   UINT64    BaseAddress;\r
555   /// SMMU flags\r
556   UINT32            Flags;\r
557   /// VATOS address\r
558   UINT64            VatosAddress;\r
559   /// Model\r
560   UINT32            Model;\r
561   /// GSIV of the Event interrupt if SPI based\r
562   UINT32            EventInterrupt;\r
563   /// PRI Interrupt if SPI based\r
564   UINT32            PriInterrupt;\r
565   /// GERR interrupt if GSIV based\r
566   UINT32            GerrInterrupt;\r
567   /// Sync interrupt if GSIV based\r
568   UINT32            SyncInterrupt;\r
569 \r
570   /// Proximity domain flag\r
571   UINT32            ProximityDomain;\r
572   /// Index into the array of ID mapping\r
573   UINT32            DeviceIdMappingIndex;\r
574 } CM_ARM_SMMUV3_NODE;\r
575 \r
576 /** A structure that describes the\r
577     PMCG node for the Platform.\r
578 \r
579     ID: EArmObjPmcg\r
580 */\r
581 typedef struct CmArmPmcgNode {\r
582   /// An unique token used to identify this object\r
583   CM_OBJECT_TOKEN   Token;\r
584   /// Number of ID mappings\r
585   UINT32            IdMappingCount;\r
586   /// Reference token for the ID mapping array\r
587   CM_OBJECT_TOKEN   IdMappingToken;\r
588 \r
589   /// Base Address for performance monitor counter group\r
590   UINT64            BaseAddress;\r
591   /// GSIV for the Overflow interrupt\r
592   UINT32            OverflowInterrupt;\r
593   /// Page 1 Base address\r
594   UINT64            Page1BaseAddress;\r
595 \r
596   /// Reference token for the IORT node associated with this node\r
597   CM_OBJECT_TOKEN   ReferenceToken;\r
598 } CM_ARM_PMCG_NODE;\r
599 \r
600 /** A structure that describes the\r
601     ID Mappings for the Platform.\r
602 \r
603     ID: EArmObjIdMappingArray\r
604 */\r
605 typedef struct CmArmIdMapping {\r
606   /// Input base\r
607   UINT32           InputBase;\r
608   /// Number of input IDs\r
609   UINT32           NumIds;\r
610   /// Output Base\r
611   UINT32           OutputBase;\r
612   /// Reference token for the output node\r
613   CM_OBJECT_TOKEN  OutputReferenceToken;\r
614   /// Flags\r
615   UINT32    Flags;\r
616 } CM_ARM_ID_MAPPING;\r
617 \r
618 /** A structure that describes the\r
619     SMMU interrupts for the Platform.\r
620 \r
621     ID: EArmObjSmmuInterruptArray\r
622 */\r
623 typedef struct CmArmSmmuInterrupt {\r
624   /// Interrupt number\r
625   UINT32    Interrupt;\r
626 \r
627   /// Flags\r
628   UINT32    Flags;\r
629 } CM_ARM_SMMU_INTERRUPT;\r
630 \r
631 #pragma pack()\r
632 \r
633 #endif // ARM_NAMESPACE_OBJECTS_H_\r